School Workspace
Kelola tenant sekolah, Guru, Siswa, Kelas, inventaris FPGA, dan monitoring aktivitas laboratorium.
- Manajemen pengguna & kelas
- Inventaris FPGA
- Monitoring build & penggunaan
Satu platform untuk sekolah, Guru, dan Siswa dalam mempelajari FPGA — mulai dari Verilog/SystemVerilog, synthesis, place & route, timing analysis, hingga programming FPGA melalui USB/JTAG.
module top ( input wire clk, output reg led ); always @(posedge clk) led <= ~led; endmodule
Setiap role mendapatkan workspace yang relevan tanpa mencampurkan fungsi administrasi dan kegiatan praktikum siswa.
Kelola tenant sekolah, Guru, Siswa, Kelas, inventaris FPGA, dan monitoring aktivitas laboratorium.
Rancang praktikum dengan starter HDL, target board, deadline, dan kebijakan AI/Build/Programming.
Tulis HDL, build bitstream, gunakan AI sesuai izin Guru, dan program board FPGA fisik.
Siswa tidak hanya menekan tombol compile. Setiap fase build dapat dipantau dan dipelajari.
Verilog/SystemVerilog di editor browser.
Lint dan pemeriksaan source.
Synthesis dan place & route.
Timing dan resource utilization.
Bitstream ke FPGA via USB/JTAG.
FPGA Studio memisahkan lint, synthesis, place & route, timing, dan bitstream sehingga siswa dapat mengetahui fase kegagalan secara jelas.
Clock project adalah 12 MHz. Threshold counter saat ini menghasilkan toggle sekitar 10 detik.
- 120_000_000 + 5_999_999
AI memahami context project yang terkontrol: source HDL, board, constraint, build log, dan metrics. Hasil coding menjadi proposal yang harus disetujui pengguna.
Local Agent berjalan pada komputer siswa yang terhubung USB/JTAG. Bitstream diverifikasi sebelum diteruskan ke programmer FPGA.
Praktikum dapat dimulai dari counter, finite state machine, PWM, UART, hingga desain digital yang lebih kompleks.
module top (
input wire clk,
output reg led
);
reg [23:0] counter = 0;
always @(posedge clk) begin
counter <= counter + 1;
if (counter == 5_999_999) begin
counter <= 0;
led <= ~led;
end
end
endmoduleHDL, build, diagnostics, dan board fisik dalam satu alur.
Counter, FSM, register, datapath, clock, dan timing.
UART, SPI, I²C, GPIO, dan komunikasi antar modul.
Memory, pipeline, resource optimization, dan timing.
Platform pembelajaran FPGA berbasis web untuk sekolah, Guru, dan Siswa yang menggabungkan HDL Editor, build pipeline, AI Assistant, dan programming board melalui Local Agent.
Source dan build dapat dilakukan dari browser. Hardware dibutuhkan ketika praktikum memang meminta programming board fisik.
Baseline stabil difokuskan pada keluarga iCE40 dengan Yosys, nextpnr-ice40, IceStorm, dan openFPGALoader. Dukungan vendor lain disiapkan melalui adapter berikutnya.
Ya, bila Guru mengizinkannya pada Assignment. Kode AI selalu menjadi proposal yang harus ditinjau sebelum diterapkan.
Ya. Resource sekolah diperiksa berdasarkan tenant dan policy backend agar pengguna sekolah lain tidak dapat membuka project secara lintas tenant.
Daftarkan sekolah, siapkan kelas, publikasikan praktikum, lalu bawa siswa dari HDL ke FPGA nyata.