STABLE

Dasar Verilog di FPGA Studio

Module, port, sequential logic, dan synthesizable HDL.

Module

Top module adalah entry point desain. Nama top module di Project Settings harus cocok dengan module utama pada source.

Sequential logic

Gunakan non-blocking assignment pada always @(posedge clk). Hindari delay simulasi pada RTL yang akan disynthesis.

Verilog

module top (
    input  wire clk,
    output reg  led
);

reg [23:0] counter = 0;

always @(posedge clk) begin
    counter <= counter + 1'b1;
    if (counter == 5_999_999) begin
        counter <= 0;
        led <= ~led;
    end
end

endmodule

Masih mengalami masalah?

Periksa Problems dan Build Log pada project. Untuk error build, gunakan dokumentasi troubleshooting atau AI Diagnostics bila diizinkan Guru.

Buka Troubleshooting