Logic Design dan Import Icestudio .ice
Susun block digital secara visual atau impor graph Icestudio tanpa membuang block yang belum dikenal.
Logic Design
Tab Logic Design memisahkan rangkaian logika digital dari Wiring Hardware. Block Input, Output, gates, MUX, DFF, Counter, dan Code Block dapat digabung lalu digenerate menjadi preview Verilog.
Import .ice
File Icestudio .ice dibaca sebagai JSON terstruktur. FPGA Studio mengimpor blocks dan wires ke graph internal; block yang belum dapat dipetakan ditandai unsupported untuk review dan tidak dihapus diam-diam.
Apply HDL
Generate HDL hanya membuat preview. Pengguna harus menekan Apply sebelum src/top.v diperbarui dan perubahan tersebut dicatat pada audit/learning event.
Periksa Problems dan Build Log pada project. Untuk error build, gunakan dokumentasi troubleshooting atau AI Diagnostics bila diizinkan Guru.
Buka Troubleshooting