PlatformFiturFPGA LabUntuk SekolahDokumentasiMasukDaftarkan Sekolah
Docs/Visual FPGA Lab
BETA

Wiring Canvas dan Pin Mapping

Merancang koneksi hardware pada canvas React Flow dan membuat constraint dari verified board profile.

Wiring Canvas Pin-Centric

Tarik komponen ke canvas lalu hubungkan pin-ke-pin. Board menampilkan verified board resource beserta physical pin, komponen menampilkan pin individual seperti ANODE, CATHODE, VCC, GND, TX, RX, dan segment A-G. Setiap wire mempunyai jenis signal/power/ground/clock/communication, Inspector, dan Tabel Koneksi Pin. Server memvalidasi kembali pin, reserved resource, output-output conflict, power-ground conflict, tegangan, serta required component pin sebelum wiring dikonfirmasi.

Pin Mapping

Signal HDL dipetakan hanya ke resource yang terdapat pada verified board profile. Setelah disimpan, server membuat constraints/pins.pcf; AI tidak diperbolehkan menulis nomor pin yang tidak terverifikasi.

AI Visual Lab

AI dapat membuat proposal Wiring + Pin Mapping + HDL berdasarkan component catalog, project context, dan verified board profile. Proposal harus ditinjau dan diterapkan pengguna.

Masih mengalami masalah?

Periksa Problems dan Build Log pada project. Untuk error build, gunakan dokumentasi troubleshooting atau AI Diagnostics bila diizinkan Guru.

Buka Troubleshooting