STABLE
Memahami Workspace Terpandu
Panduan istilah sederhana untuk HDL, Build FPGA, Masalah, Sumber Daya, Bantuan AI, dan Koneksi FPGA.
HDL
Tempat menulis Verilog/SystemVerilog. Untuk pemula, fokus pada file source utama dan jangan mengubah constraint tanpa memahami pin board.
Build FPGA
Build memeriksa kode dan menghasilkan bitstream. Tahap teknisnya adalah lint, synthesis, place & route, timing, lalu bitstream.
Koneksi FPGA
Untuk Program FPGA, hubungkan board melalui USB, jalankan FPGA Studio Agent, dan tunggu status koneksi siap.
Masih mengalami masalah?
Periksa Problems dan Build Log pada project. Untuk error build, gunakan dokumentasi troubleshooting atau AI Diagnostics bila diizinkan Guru.
Buka Troubleshooting